riscv64: Delete SelectIf instruction (#5888)
* riscv64: Delete `SelectIf` instruction * riscv64: Fix typo in comment Co-authored-by: Trevor Elliott <awesomelyawesome@gmail.com> * riscv64: Improve `bmask` codegen * riscv64: Use `lower_bmask` in `select_spectre_guard` * riscv64: Use `lower_bmask` to extend values in `select_spectre_guard` Co-authored-by: Trevor Elliott <awesomelyawesome@gmail.com> --------- Co-authored-by: Trevor Elliott <awesomelyawesome@gmail.com>
This commit is contained in:
Afonso Bordado
@@ -257,12 +257,7 @@
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||||
(is_signed bool)
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||||
(in_type Type)
|
||||
(out_type Type))
|
||||
(SelectIf
|
||||
(if_spectre_guard bool)
|
||||
(rd VecWritableReg)
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||||
(test Reg)
|
||||
(x ValueRegs)
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||||
(y ValueRegs))
|
||||
|
||||
(RawData (data VecU8))
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||||
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||||
;; An unwind pseudo-instruction.
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@@ -872,6 +867,12 @@
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(rule (rv_sltu rs1 rs2)
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||||
(alu_rrr (AluOPRRR.SltU) rs1 rs2))
|
||||
|
||||
;; Helper for emitting the `snez` instruction.
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||||
;; This instruction is a mnemonic for `sltu rd, zero, rs`.
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(decl rv_snez (Reg) Reg)
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(rule (rv_snez rs1)
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(rv_sltu (zero_reg) rs1))
|
||||
|
||||
;; Helper for emiting the `sltiu` ("Set Less Than Immediate Unsigned") instruction.
|
||||
;; rd ← rs1 < imm
|
||||
(decl rv_sltiu (Reg Imm12) Reg)
|
||||
@@ -1371,15 +1372,35 @@
|
||||
(rule (select_addi (fits_in_64 ty)) (AluOPRRI.Addi))
|
||||
|
||||
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||||
(decl bnot_128 (ValueRegs) ValueRegs)
|
||||
(rule
|
||||
(bnot_128 val)
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||||
(let
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||||
(;; low part.
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||||
(low Reg (rv_not (value_regs_get val 0)))
|
||||
;; high part.
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||||
(high Reg (rv_not (value_regs_get val 1))))
|
||||
(value_regs low high)))
|
||||
(decl gen_bnot (Type ValueRegs) ValueRegs)
|
||||
(rule 1 (gen_bnot $I128 x)
|
||||
(let ((lo Reg (rv_not (value_regs_get x 0)))
|
||||
(hi Reg (rv_not (value_regs_get x 1))))
|
||||
(value_regs lo hi)))
|
||||
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||||
(rule 0 (gen_bnot (fits_in_64 _) x)
|
||||
(rv_not x))
|
||||
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||||
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||||
(decl gen_and (Type ValueRegs ValueRegs) ValueRegs)
|
||||
(rule 1 (gen_and $I128 x y)
|
||||
(value_regs
|
||||
(rv_and (value_regs_get x 0) (value_regs_get y 0))
|
||||
(rv_and (value_regs_get x 1) (value_regs_get y 1))))
|
||||
|
||||
(rule 0 (gen_and (fits_in_64 _) x y)
|
||||
(rv_and (value_regs_get x 0) (value_regs_get y 0)))
|
||||
|
||||
|
||||
(decl gen_or (Type ValueRegs ValueRegs) ValueRegs)
|
||||
(rule 1 (gen_or $I128 x y)
|
||||
(value_regs
|
||||
(rv_or (value_regs_get x 0) (value_regs_get y 0))
|
||||
(rv_or (value_regs_get x 1) (value_regs_get y 1))))
|
||||
|
||||
(rule 0 (gen_or (fits_in_64 _) x y)
|
||||
(rv_or (value_regs_get x 0) (value_regs_get y 0)))
|
||||
|
||||
|
||||
(decl lower_bit_reverse (Reg Type) Reg)
|
||||
|
||||
@@ -2511,9 +2532,8 @@
|
||||
0
|
||||
(lower_bmask (fits_in_64 _) (fits_in_64 in_ty) val)
|
||||
(let ((input Reg (normalize_cmp_value in_ty val (ExtendOp.Zero)))
|
||||
(zero Reg (zero_reg))
|
||||
(ones Reg (load_imm12 -1)))
|
||||
(value_reg (gen_select_reg (IntCC.Equal) zero input zero ones))))
|
||||
(non_zero Reg (rv_snez input)))
|
||||
(value_reg (rv_neg non_zero))))
|
||||
|
||||
;; Bitwise-or the two registers that make up the 128-bit value, then recurse as
|
||||
;; though it was a 64-bit value.
|
||||
|
||||
@@ -1864,48 +1864,6 @@ impl MachInstEmit for Inst {
|
||||
}
|
||||
sink.put_data(Inst::TRAP_OPCODE);
|
||||
}
|
||||
&Inst::SelectIf {
|
||||
if_spectre_guard: _if_spectre_guard, // _if_spectre_guard not use because it is used to not be removed by optimization pass and some other staff.
|
||||
ref rd,
|
||||
test,
|
||||
ref x,
|
||||
ref y,
|
||||
} => {
|
||||
let label_select_x = sink.get_label();
|
||||
let label_select_y = sink.get_label();
|
||||
let label_jump_over = sink.get_label();
|
||||
let test = allocs.next(test);
|
||||
let x = alloc_value_regs(x, &mut allocs);
|
||||
let y = alloc_value_regs(y, &mut allocs);
|
||||
let rd: Vec<_> = rd.iter().map(|r| allocs.next_writable(*r)).collect();
|
||||
Inst::CondBr {
|
||||
taken: BranchTarget::Label(label_select_x),
|
||||
not_taken: BranchTarget::Label(label_select_y),
|
||||
kind: IntegerCompare {
|
||||
kind: IntCC::NotEqual,
|
||||
rs1: test,
|
||||
rs2: zero_reg(),
|
||||
},
|
||||
}
|
||||
.emit(&[], sink, emit_info, state);
|
||||
|
||||
// here select x.
|
||||
sink.bind_label(label_select_x, &mut state.ctrl_plane);
|
||||
gen_moves(&rd[..], x.regs())
|
||||
.into_iter()
|
||||
.for_each(|i| i.emit(&[], sink, emit_info, state));
|
||||
// jump over
|
||||
Inst::Jal {
|
||||
dest: BranchTarget::Label(label_jump_over),
|
||||
}
|
||||
.emit(&[], sink, emit_info, state);
|
||||
// here select y.
|
||||
sink.bind_label(label_select_y, &mut state.ctrl_plane);
|
||||
gen_moves(&rd[..], y.regs())
|
||||
.into_iter()
|
||||
.for_each(|i| i.emit(&[], sink, emit_info, state));
|
||||
sink.bind_label(label_jump_over, &mut state.ctrl_plane);
|
||||
}
|
||||
&Inst::AtomicLoad { rd, ty, p } => {
|
||||
let p = allocs.next(p);
|
||||
let rd = allocs.next_writable(rd);
|
||||
|
||||
@@ -526,18 +526,6 @@ fn riscv64_get_operands<F: Fn(VReg) -> VReg>(inst: &Inst, collector: &mut Operan
|
||||
collector.reg_early_def(tmp);
|
||||
collector.reg_early_def(rd);
|
||||
}
|
||||
&Inst::SelectIf {
|
||||
ref rd,
|
||||
test,
|
||||
ref x,
|
||||
ref y,
|
||||
..
|
||||
} => {
|
||||
collector.reg_use(test);
|
||||
collector.reg_uses(x.regs());
|
||||
collector.reg_uses(y.regs());
|
||||
rd.iter().for_each(|r| collector.reg_early_def(*r));
|
||||
}
|
||||
&Inst::RawData { .. } => {}
|
||||
&Inst::AtomicStore { src, p, .. } => {
|
||||
collector.reg_use(src);
|
||||
@@ -1012,31 +1000,6 @@ impl Inst {
|
||||
rd, rs, tmp, tmp2, step, ty
|
||||
)
|
||||
}
|
||||
&Inst::SelectIf {
|
||||
if_spectre_guard,
|
||||
ref rd,
|
||||
test,
|
||||
ref x,
|
||||
ref y,
|
||||
} => {
|
||||
let test = format_reg(test, allocs);
|
||||
let x = format_regs(x.regs(), allocs);
|
||||
let y = format_regs(y.regs(), allocs);
|
||||
let rd: Vec<_> = rd.iter().map(|r| r.to_reg()).collect();
|
||||
let rd = format_regs(&rd[..], allocs);
|
||||
format!(
|
||||
"selectif{} {},{},{}##test={}",
|
||||
if if_spectre_guard {
|
||||
"_spectre_guard"
|
||||
} else {
|
||||
""
|
||||
},
|
||||
rd,
|
||||
x,
|
||||
y,
|
||||
test
|
||||
)
|
||||
}
|
||||
&Inst::Popcnt {
|
||||
sum,
|
||||
step,
|
||||
|
||||
@@ -230,8 +230,8 @@
|
||||
(rv_remu x y)))
|
||||
|
||||
;;;; Rules for `and` ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
|
||||
(rule -1 (lower (has_type (fits_in_64 (ty_int ty)) (band x y)))
|
||||
(rv_and x y))
|
||||
(rule -1 (lower (has_type (ty_int ty) (band x y)))
|
||||
(gen_and ty x y))
|
||||
|
||||
;; Special cases for when one operand is an immediate that fits in 12 bits.
|
||||
(rule 2 (lower (has_type (fits_in_64 (ty_int ty)) (band x (imm12_from_value y))))
|
||||
@@ -240,9 +240,6 @@
|
||||
(rule 1 (lower (has_type (fits_in_64 (ty_int ty)) (band (imm12_from_value x) y)))
|
||||
(rv_andi y x))
|
||||
|
||||
(rule (lower (has_type $I128 (band x y)))
|
||||
(lower_b128_binary (AluOPRRR.And) x y))
|
||||
|
||||
(rule (lower (has_type $F32 (band x y)))
|
||||
(lower_float_binary (AluOPRRR.And) x y $F32))
|
||||
|
||||
@@ -277,8 +274,8 @@
|
||||
|
||||
|
||||
;;;; Rules for `or` ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
|
||||
(rule -1 (lower (has_type (fits_in_64 (ty_int ty)) (bor x y)))
|
||||
(rv_or x y))
|
||||
(rule -1 (lower (has_type (ty_int ty) (bor x y)))
|
||||
(gen_or ty x y))
|
||||
|
||||
;; Special cases for when one operand is an immediate that fits in 12 bits.
|
||||
(rule 2 (lower (has_type (fits_in_64 (ty_int ty)) (bor x (imm12_from_value y))))
|
||||
@@ -287,9 +284,6 @@
|
||||
(rule 1 (lower (has_type (fits_in_64 (ty_int ty)) (bor (imm12_from_value x) y)))
|
||||
(rv_ori y x))
|
||||
|
||||
(rule (lower (has_type $I128 (bor x y)))
|
||||
(lower_b128_binary (AluOPRRR.Or) x y))
|
||||
|
||||
(rule (lower (has_type $F32 (bor x y)))
|
||||
(lower_float_binary (AluOPRRR.Or) x y $F32))
|
||||
|
||||
@@ -345,11 +339,8 @@
|
||||
|
||||
|
||||
;;;; Rules for `bnot` ;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;;
|
||||
(rule -1 (lower (has_type (fits_in_64 (ty_int ty)) (bnot x)))
|
||||
(rv_xori x (imm_from_neg_bits -1)))
|
||||
|
||||
(rule (lower (has_type $I128 (bnot x)))
|
||||
(bnot_128 x))
|
||||
(rule -1 (lower (has_type (ty_int ty) (bnot x)))
|
||||
(gen_bnot ty x))
|
||||
|
||||
(rule
|
||||
(lower (has_type $F32 (bnot x)))
|
||||
@@ -927,17 +918,23 @@
|
||||
|
||||
|
||||
;;;;; Rules for `select_spectre_guard`;;;;;;;;;
|
||||
(rule
|
||||
(lower (has_type r_ty (select_spectre_guard (icmp cc ca @ (value_type cty) cb) a b)))
|
||||
(let
|
||||
((dst VecWritableReg (alloc_vec_writable r_ty))
|
||||
(r Reg (lower_icmp cc ca cb cty))
|
||||
(_ Unit (emit (MInst.SelectIf $true (vec_writable_clone dst) r a b))))
|
||||
(vec_writable_to_regs dst)))
|
||||
|
||||
(rule -1
|
||||
(lower (has_type ty (select_spectre_guard c @ (value_type cty) x y)))
|
||||
(gen_select ty (truthy_to_reg cty (normalize_cmp_value cty c (ExtendOp.Zero))) x y))
|
||||
;; SelectSpectreGuard is equivalent to Select, but we should not use a branch based
|
||||
;; lowering for it. Instead we use a conditional move based lowering.
|
||||
;;
|
||||
;; We don't have cmov's in RISC-V either, but we can emulate those using bitwise
|
||||
;; operations, which is what we do below.
|
||||
(rule (lower (has_type ty (select_spectre_guard cmp @ (value_type cmp_ty) x @ (value_type arg_ty) y)))
|
||||
(let (;; Build a mask that is 0 or -1 depending on the input comparision value.
|
||||
;; `lower_bmask` handles normalizing the input.
|
||||
(mask ValueRegs (lower_bmask arg_ty cmp_ty cmp))
|
||||
;; Using the mask above we can select either `x` or `y` by
|
||||
;; performing a bitwise `and` on both sides and then merging them
|
||||
;; together. We know that only the bits of one of the sides will be selected.
|
||||
;; TODO: We can use `andn` here if we have `Zbb`
|
||||
(lhs ValueRegs (gen_and arg_ty x mask))
|
||||
(rhs ValueRegs (gen_and arg_ty y (gen_bnot arg_ty mask))))
|
||||
(gen_or arg_ty lhs rhs)))
|
||||
|
||||
;;;;; Rules for `bmask`;;;;;;;;;
|
||||
(rule
|
||||
|
||||
@@ -11,19 +11,16 @@ block0(v0: i128):
|
||||
; VCode:
|
||||
; block0:
|
||||
; or a0,a0,a1
|
||||
; li a2,-1
|
||||
; select_reg a1,zero,a2##condition=(zero eq a0)
|
||||
; sltu a2,zero,a0
|
||||
; sub a1,zero,a2
|
||||
; mv a0,a1
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; or a0, a0, a1
|
||||
; addi a2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a1, a2, 0
|
||||
; j 8
|
||||
; ori a1, zero, 0
|
||||
; snez a2, a0
|
||||
; neg a1, a2
|
||||
; ori a0, a1, 0
|
||||
; ret
|
||||
|
||||
@@ -36,18 +33,15 @@ block0(v0: i128):
|
||||
; VCode:
|
||||
; block0:
|
||||
; or a0,a0,a1
|
||||
; li a2,-1
|
||||
; select_reg a0,zero,a2##condition=(zero eq a0)
|
||||
; sltu a2,zero,a0
|
||||
; sub a0,zero,a2
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; or a0, a0, a1
|
||||
; addi a2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a0, a2, 0
|
||||
; j 8
|
||||
; ori a0, zero, 0
|
||||
; snez a2, a0
|
||||
; neg a0, a2
|
||||
; ret
|
||||
|
||||
function %bmask_i128_i32(i128) -> i32 {
|
||||
@@ -59,18 +53,15 @@ block0(v0: i128):
|
||||
; VCode:
|
||||
; block0:
|
||||
; or a0,a0,a1
|
||||
; li a2,-1
|
||||
; select_reg a0,zero,a2##condition=(zero eq a0)
|
||||
; sltu a2,zero,a0
|
||||
; sub a0,zero,a2
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; or a0, a0, a1
|
||||
; addi a2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a0, a2, 0
|
||||
; j 8
|
||||
; ori a0, zero, 0
|
||||
; snez a2, a0
|
||||
; neg a0, a2
|
||||
; ret
|
||||
|
||||
function %bmask_i128_i16(i128) -> i16 {
|
||||
@@ -82,18 +73,15 @@ block0(v0: i128):
|
||||
; VCode:
|
||||
; block0:
|
||||
; or a0,a0,a1
|
||||
; li a2,-1
|
||||
; select_reg a0,zero,a2##condition=(zero eq a0)
|
||||
; sltu a2,zero,a0
|
||||
; sub a0,zero,a2
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; or a0, a0, a1
|
||||
; addi a2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a0, a2, 0
|
||||
; j 8
|
||||
; ori a0, zero, 0
|
||||
; snez a2, a0
|
||||
; neg a0, a2
|
||||
; ret
|
||||
|
||||
function %bmask_i128_i8(i128) -> i8 {
|
||||
@@ -105,18 +93,15 @@ block0(v0: i128):
|
||||
; VCode:
|
||||
; block0:
|
||||
; or a0,a0,a1
|
||||
; li a2,-1
|
||||
; select_reg a0,zero,a2##condition=(zero eq a0)
|
||||
; sltu a2,zero,a0
|
||||
; sub a0,zero,a2
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; or a0, a0, a1
|
||||
; addi a2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a0, a2, 0
|
||||
; j 8
|
||||
; ori a0, zero, 0
|
||||
; snez a2, a0
|
||||
; neg a0, a2
|
||||
; ret
|
||||
|
||||
function %bmask_i64_i128(i64) -> i128 {
|
||||
@@ -127,18 +112,15 @@ block0(v0: i64):
|
||||
|
||||
; VCode:
|
||||
; block0:
|
||||
; li t2,-1
|
||||
; select_reg a1,zero,t2##condition=(zero eq a0)
|
||||
; sltu t2,zero,a0
|
||||
; sub a1,zero,t2
|
||||
; mv a0,a1
|
||||
; ret
|
||||
;
|
||||
; Disassembled:
|
||||
; block0: ; offset 0x0
|
||||
; addi t2, zero, -1
|
||||
; beq zero, a0, 0xc
|
||||
; ori a1, t2, 0
|
||||
; j 8
|
||||
; ori a1, zero, 0
|
||||
; snez t2, a0
|
||||
; neg a1, t2
|
||||
; ori a0, a1, 0
|
||||
; ret
|
||||
|
||||
@@ -152,8 +134,8 @@ block0(v0: i32):
|
||||
; block0:
|
||||
; slli t2,a0,32
|
||||
; srli a1,t2,32
|
||||
; li a3,-1
|
||||
; select_reg a1,zero,a3##condition=(zero eq a1)
|
||||
; sltu a3,zero,a1
|
||||
; sub a1,zero,a3
|
||||
; mv a0,a1
|
||||
; ret
|
||||
;
|
||||
@@ -161,11 +143,8 @@ block0(v0: i32):
|
||||
; block0: ; offset 0x0
|
||||
; slli t2, a0, 0x20
|
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1089
cranelift/filetests/filetests/isa/riscv64/select_spectre_guard.clif
Normal file
1089
cranelift/filetests/filetests/isa/riscv64/select_spectre_guard.clif
Normal file
File diff suppressed because it is too large
Load Diff
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|
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|
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|
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|
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;; j label1
|
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;; block1:
|
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|
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;;
|
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;; function u0:1:
|
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|
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;; add a6,a6,t3
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;; ugt t3,a7,a6##ty=i64
|
||||
;; ld a6,0(a1)
|
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;; add a6,a6,a7
|
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;; lui a7,1
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;; add a6,a6,a7
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|
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;; sub a4,zero,a2
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;; and a7,a7,a4
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;; not t3,a4
|
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;; and t0,a6,t3
|
||||
;; or t2,a7,t0
|
||||
;; lbu a0,0(t2)
|
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;; j label1
|
||||
;; block1:
|
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;; ret
|
||||
|
||||
@@ -41,42 +41,54 @@
|
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|
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;; function u0:0:
|
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;; block0:
|
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;; slli t2,a0,32
|
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|
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
;; trap_if t3,heap_oob
|
||||
;; ld t3,8(a2)
|
||||
;; ugt t3,a5,t3##ty=i64
|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; j label1
|
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;; block1:
|
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;; ret
|
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;;
|
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;; function u0:1:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
||||
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|
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|
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|
||||
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|
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;; add a1,a1,a2
|
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|
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|
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;; selectif_spectre_guard a4,a2,a1##test=a3
|
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;; lbu a0,0(a4)
|
||||
;; slli a5,a0,32
|
||||
;; srli a7,a5,32
|
||||
;; auipc a6,0; ld a6,12(a6); j 12; .8byte 0xffff0001
|
||||
;; add a5,a7,a6
|
||||
;; ult t3,a5,a7##ty=i64
|
||||
;; trap_if t3,heap_oob
|
||||
;; ld t3,8(a1)
|
||||
;; ugt t3,a5,t3##ty=i64
|
||||
;; ld t4,0(a1)
|
||||
;; add a7,t4,a7
|
||||
;; auipc t4,0; ld t4,12(t4); j 12; .8byte 0xffff0000
|
||||
;; add a7,a7,t4
|
||||
;; li t4,0
|
||||
;; andi a1,t3,255
|
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;; sltu a3,zero,a1
|
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;; sub a5,zero,a3
|
||||
;; and t3,t4,a5
|
||||
;; not t4,a5
|
||||
;; and t1,a7,t4
|
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;; or a0,t3,t1
|
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;; lbu a0,0(a0)
|
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;; j label1
|
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;; block1:
|
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;; ret
|
||||
|
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@@ -41,30 +41,42 @@
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|
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;; function u0:0:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
||||
;; sw a1,0(t4)
|
||||
;; slli a0,a0,32
|
||||
;; srli a3,a0,32
|
||||
;; ld a4,8(a2)
|
||||
;; ugt a4,a3,a4##ty=i64
|
||||
;; ld a2,0(a2)
|
||||
;; add a2,a2,a3
|
||||
;; li a3,0
|
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|
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|
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|
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|
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|
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|
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|
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;; j label1
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|
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|
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;;
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|
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;; block0:
|
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|
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|
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|
||||
;; ld t0,0(a1)
|
||||
;; add t0,t0,t4
|
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;; li t1,0
|
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|
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|
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|
||||
;; slli a0,a0,32
|
||||
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|
||||
;; ld a3,8(a1)
|
||||
;; ugt a3,a2,a3##ty=i64
|
||||
;; ld a1,0(a1)
|
||||
;; add a1,a1,a2
|
||||
;; li a2,0
|
||||
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|
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|
||||
;; sub t2,zero,t0
|
||||
;; and a2,a2,t2
|
||||
;; not a3,t2
|
||||
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|
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|
||||
;; lw a0,0(a7)
|
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;; j label1
|
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;; block1:
|
||||
;; ret
|
||||
|
||||
@@ -41,34 +41,46 @@
|
||||
|
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;; function u0:0:
|
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;; block0:
|
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;; slli t4,a0,32
|
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|
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|
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|
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|
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|
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|
||||
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|
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|
||||
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|
||||
;; sw a1,0(t1)
|
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;; slli a3,a0,32
|
||||
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|
||||
;; ld a3,8(a2)
|
||||
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|
||||
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|
||||
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|
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|
||||
;; add a3,a3,a5
|
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|
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|
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;; sltu t2,zero,t0
|
||||
;; sub a2,zero,t2
|
||||
;; and a4,a5,a2
|
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;; not a5,a2
|
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|
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|
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|
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|
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|
||||
;; ret
|
||||
;;
|
||||
;; function u0:1:
|
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;; block0:
|
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|
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|
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;; ld t0,8(a1)
|
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;; ld t2,0(a1)
|
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;; add t2,t2,t1
|
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;; lui a0,1
|
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|
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|
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|
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|
||||
;; lw a0,0(t1)
|
||||
;; slli a2,a0,32
|
||||
;; srli a5,a2,32
|
||||
;; ld a3,8(a1)
|
||||
;; ugt a4,a5,a3##ty=i64
|
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;; ld a3,0(a1)
|
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;; add a3,a3,a5
|
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;; lui a5,1
|
||||
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|
||||
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|
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;; andi t0,a4,255
|
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|
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;; sub a1,zero,t2
|
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;; and a4,a5,a1
|
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|
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|
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|
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|
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|
||||
;; ret
|
||||
|
||||
@@ -41,34 +41,46 @@
|
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|
||||
;; function u0:0:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; ld a3,8(a2)
|
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;; ugt a4,a5,a3##ty=i64
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; j label1
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|
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;; ret
|
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;;
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
;; lw a0,0(t1)
|
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;; slli a2,a0,32
|
||||
;; srli a5,a2,32
|
||||
;; ld a3,8(a1)
|
||||
;; ugt a4,a5,a3##ty=i64
|
||||
;; ld a3,0(a1)
|
||||
;; add a3,a3,a5
|
||||
;; auipc a5,0; ld a5,12(a5); j 12; .8byte 0xffff0000
|
||||
;; add a3,a3,a5
|
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|
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|
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|
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|
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|
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|
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|
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|
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;; j label1
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;; block1:
|
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|
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|
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|
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|
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|
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;; block0:
|
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|
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|
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|
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|
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|
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;; srli a3,a0,32
|
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;; ld a4,8(a2)
|
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;; uge a4,a3,a4##ty=i64
|
||||
;; ld a2,0(a2)
|
||||
;; add a2,a2,a3
|
||||
;; li a3,0
|
||||
;; andi t3,a4,255
|
||||
;; sltu t0,zero,t3
|
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;; sub t2,zero,t0
|
||||
;; and a3,a3,t2
|
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;; not a4,t2
|
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;; and a5,a2,a4
|
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;; or a7,a3,a5
|
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|
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;; j label1
|
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;; block1:
|
||||
;; ret
|
||||
;;
|
||||
;; function u0:1:
|
||||
;; block0:
|
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|
||||
;; srli t4,a7,32
|
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|
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|
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;; add t0,t0,t4
|
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;; li t1,0
|
||||
;; uge t3,t4,t3##ty=i64
|
||||
;; selectif_spectre_guard t4,t1,t0##test=t3
|
||||
;; lbu a0,0(t4)
|
||||
;; slli a0,a0,32
|
||||
;; srli a2,a0,32
|
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;; ld a3,8(a1)
|
||||
;; uge a3,a2,a3##ty=i64
|
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;; ld a1,0(a1)
|
||||
;; add a1,a1,a2
|
||||
;; li a2,0
|
||||
;; andi t3,a3,255
|
||||
;; sltu t0,zero,t3
|
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;; sub t2,zero,t0
|
||||
;; and a2,a2,t2
|
||||
;; not a3,t2
|
||||
;; and a5,a1,a3
|
||||
;; or a7,a2,a5
|
||||
;; lbu a0,0(a7)
|
||||
;; j label1
|
||||
;; block1:
|
||||
;; ret
|
||||
|
||||
@@ -41,34 +41,46 @@
|
||||
|
||||
;; function u0:0:
|
||||
;; block0:
|
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;; slli t4,a0,32
|
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;; srli t1,t4,32
|
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;; ld t0,8(a2)
|
||||
;; ld t2,0(a2)
|
||||
;; add t2,t2,t1
|
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;; lui a0,1
|
||||
;; add t2,t2,a0
|
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;; li a0,0
|
||||
;; ugt t0,t1,t0##ty=i64
|
||||
;; selectif_spectre_guard t1,a0,t2##test=t0
|
||||
;; sb a1,0(t1)
|
||||
;; slli a3,a0,32
|
||||
;; srli a5,a3,32
|
||||
;; ld a3,8(a2)
|
||||
;; ugt a4,a5,a3##ty=i64
|
||||
;; ld a3,0(a2)
|
||||
;; add a3,a3,a5
|
||||
;; lui a5,1
|
||||
;; add a3,a3,a5
|
||||
;; li a5,0
|
||||
;; andi t0,a4,255
|
||||
;; sltu t2,zero,t0
|
||||
;; sub a2,zero,t2
|
||||
;; and a4,a5,a2
|
||||
;; not a5,a2
|
||||
;; and a7,a3,a5
|
||||
;; or t4,a4,a7
|
||||
;; sb a1,0(t4)
|
||||
;; j label1
|
||||
;; block1:
|
||||
;; ret
|
||||
;;
|
||||
;; function u0:1:
|
||||
;; block0:
|
||||
;; slli t4,a0,32
|
||||
;; srli t1,t4,32
|
||||
;; ld t0,8(a1)
|
||||
;; ld t2,0(a1)
|
||||
;; add t2,t2,t1
|
||||
;; lui a0,1
|
||||
;; add t2,t2,a0
|
||||
;; li a0,0
|
||||
;; ugt t0,t1,t0##ty=i64
|
||||
;; selectif_spectre_guard t1,a0,t2##test=t0
|
||||
;; lbu a0,0(t1)
|
||||
;; slli a2,a0,32
|
||||
;; srli a5,a2,32
|
||||
;; ld a3,8(a1)
|
||||
;; ugt a4,a5,a3##ty=i64
|
||||
;; ld a3,0(a1)
|
||||
;; add a3,a3,a5
|
||||
;; lui a5,1
|
||||
;; add a3,a3,a5
|
||||
;; li a5,0
|
||||
;; andi t0,a4,255
|
||||
;; sltu t2,zero,t0
|
||||
;; sub a1,zero,t2
|
||||
;; and a4,a5,a1
|
||||
;; not a5,a1
|
||||
;; and a7,a3,a5
|
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;; or t4,a4,a7
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;; lbu a0,0(t4)
|
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;; j label1
|
||||
;; block1:
|
||||
;; ret
|
||||
|
||||
@@ -41,34 +41,46 @@
|
||||
|
||||
;; function u0:0:
|
||||
;; block0:
|
||||
;; slli t4,a0,32
|
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;; srli t1,t4,32
|
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;; ld t0,8(a2)
|
||||
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|
||||
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|
||||
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; block1:
|
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;; ret
|
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;;
|
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;; function u0:1:
|
||||
;; block0:
|
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|
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;; srli t1,t4,32
|
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;; ld t0,8(a1)
|
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|
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|
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|
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|
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|
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|
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;; lbu a0,0(t1)
|
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;; slli a2,a0,32
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; block1:
|
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|
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|
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;; function u0:0:
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;; block0:
|
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|
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|
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;;
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|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;;
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;;
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;; function u0:1:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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;; add a0,a0,a1
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|
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|
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|
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|
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;; ld a5,8(a1)
|
||||
;; ugt a6,a3,a5##ty=i64
|
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;; ld a5,0(a1)
|
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;; add a5,a5,a0
|
||||
;; auipc a7,0; ld a7,12(a7); j 12; .8byte 0xffff0000
|
||||
;; add a5,a5,a7
|
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;; li a7,0
|
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|
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|
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|
||||
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|
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;; not a7,a3
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|
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;; j label1
|
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;; block1:
|
||||
;; ret
|
||||
|
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@@ -41,26 +41,38 @@
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|
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|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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;; sub t0,zero,t3
|
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|
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;; not a2,t0
|
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;; and a3,t2,a2
|
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;; or a5,a0,a3
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|
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;; j label1
|
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;; block1:
|
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;; ret
|
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;;
|
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;; function u0:1:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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;; lui a6,1
|
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;; add a4,a4,a6
|
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;; li a6,0
|
||||
;; andi t1,a5,255
|
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|
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|
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;; and a5,a6,a2
|
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|
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;; j label1
|
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;; block1:
|
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;; ret
|
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;;
|
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;; function u0:1:
|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
||||
;; sub a2,zero,a0
|
||||
;; and a5,a6,a2
|
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;; not a6,a2
|
||||
;; and t3,a4,a6
|
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;; or t0,a5,t3
|
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;; lbu a0,0(t0)
|
||||
;; j label1
|
||||
;; block1:
|
||||
;; ret
|
||||
|
||||
@@ -41,38 +41,50 @@
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; block1:
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|
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;;
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; not a7,a3
|
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|
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|
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|
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|
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;; block1:
|
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;;
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;; block0:
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;; block0:
|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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|
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;;
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;; block0:
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|
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|
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|
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|
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|
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;;
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|
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|
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|
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|
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;; sub t2,zero,t0
|
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;; and a3,a4,t2
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;; not a4,t2
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;; and a5,a2,a4
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;; or a7,a3,a5
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;; sb a1,0(a7)
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;; j label1
|
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;; block1:
|
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;; ret
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;;
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||||
;; lbu a0,0(t1)
|
||||
;; ld a2,8(a1)
|
||||
;; ugt a2,a0,a2##ty=i64
|
||||
;; ld a1,0(a1)
|
||||
;; add a1,a1,a0
|
||||
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|
||||
;; add a1,a1,a3
|
||||
;; li a3,0
|
||||
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|
||||
;; sltu t0,zero,t3
|
||||
;; sub t2,zero,t0
|
||||
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;; not a3,t2
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|
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|
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|
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;; ret
|
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|
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;; li t2,0
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;; selectif_spectre_guard t0,t2,t1##test=t4
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;; sw a1,0(t0)
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|
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|
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|
||||
;; ugt a4,a3,a4##ty=i64
|
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;; ld a2,0(a2)
|
||||
;; add a2,a2,a3
|
||||
;; li a3,0
|
||||
;; andi t4,a4,255
|
||||
;; sltu t1,zero,t4
|
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;; sub a0,zero,t1
|
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;; and a3,a3,a0
|
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;; not a4,a0
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